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      Colloquio per ASIC Physical Design Engineer

      17 nov 2017
      Candidato anonimo a colloquio
      Cupertino, CA

      Altre recensioni di colloqui per ASIC Physical Design Engineer presso Apple

      Colloquio per ASIC Physical Design Engineer

      26 feb 2024
      Candidato anonimo a colloquio
      Sunnyvale, CA
      Nessuna offerta
      Nessuna offerta
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura tramite un selezionatore. La procedura ha richiesto 3 settimane. Ho sostenuto un colloquio presso Apple (Cupertino, CA) nel mese di nov 2017

      Colloquio

      Whole process was average length as far as engagements go. First week, I spoke with HR. Second week, did a phone screen with hiring manager. Third week, was the on site with four interviewers. Two were through video conf.

      Domande di colloquio [1]

      Domanda 1

      How is uncertainty determined.
      Rispondi alla domanda
      5
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura online. La procedura ha richiesto 4 settimane. Ho sostenuto un colloquio presso Apple (Sunnyvale, CA) nel mese di dic 2023

      Colloquio

      There were two rounds of interview: One screening interview and three interviews with three different members from the team. Interviewed on topics related to VLSI and Digital Electronics. Smooth and to the point interview process.

      Domande di colloquio [1]

      Domanda 1

      What is setup time and hold time? How would you fix these violations pre-silicon and post-silicon? What is the difference between clock skew, clock jitter, and clock uncertainty? Draw CMOS for a 1-input NOT gate, 2-input NOR gate, and 4-input NAND gate. Draw the circuit for a full-adder with minimal number of gates.
      Rispondi alla domanda