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      Colloquio per Design Verification Engineer

      27 mag 2025
      Dipendente anonimo
      Chennai
      Offerta accettata
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura di persona. Ho sostenuto un colloquio presso SmartDV Technologies (Chennai) nel mese di set 2024

      Colloquio

      Good interview with the good panel members .it was an average question everything related to the system Verilog UVM perl verific language and their syntax how to use those variables

      Domande di colloquio [1]

      Domanda 1

      Related to basic sv,UVM questions
      Rispondi alla domanda

      Altre recensioni di colloqui per Design Verification Engineer presso SmartDV Technologies

      Colloquio per Design Verification Engineer

      18 set 2025
      Candidato anonimo a colloquio
      Bengaluru
      Nessuna offerta
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura online. La procedura ha richiesto 3 giorni. Ho sostenuto un colloquio presso SmartDV Technologies (Bengaluru) nel mese di set 2025

      Colloquio

      The interview process typically has three stages: Written / Online Test – Covers digital electronics, Verilog/SystemVerilog basics, C programming, and some aptitude/number system problems. Technical Interviews (1–2 rounds) – Focus on digital design fundamentals (flip-flops, FSMs, counters), Verilog/SystemVerilog coding tasks, and UVM methodology basics (driver, monitor, scoreboard, coverage). Candidates may also be asked about their academic projects. HR / Managerial Round – General discussion about background, interest in verification, work culture fit, and salary/relocation details.

      Domande di colloquio [1]

      Domanda 1

      How I Answered: I explained that blocking assignments (=) execute sequentially, one after the other, like normal C statements, and they can cause race conditions if used in clocked always blocks. Non-blocking assignments (<=) allow all right-hand side values to be evaluated first and then update the left-hand side at the end of the time step, making them ideal for modeling synchronous logic like flip-flops.
      1 risposta

      Colloquio per Design Verification Engineer

      4 giu 2025
      Candidato anonimo a colloquio
      Bangalore Rural
      Nessuna offerta
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho sostenuto un colloquio presso SmartDV Technologies (Bangalore Rural)

      Colloquio

      It happened one full day. I underwent three rounds.Two virtual technical and one direct technical .only basics questions in digital electronics,vlsi,oops were asked in all the three rounds . May be they will conduct one general hr round

      Domande di colloquio [1]

      Domanda 1

      asked to draw half adder .number conversions were asked
      Rispondi alla domanda

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