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      Colloquio per ASIC Design Engineer

      9 ago 2018
      Candidato anonimo a colloquio
      Offerta rifiutata
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura tramite segnalazione di un dipendente. La procedura ha richiesto 2 mesi. Ho sostenuto un colloquio presso Google nel mese di lug 2018

      Colloquio

      Referred by a friend and got a call from the recruiter a few days later. Had a phone interview and later was called upon for an onsite interview. Was asked to code digital logic in verilog in a shared google doc

      Domande di colloquio [4]

      Domanda 1

      Implement a Hardware based LRU scheme for a 4-way set associative cache.
      Rispondi alla domanda

      Domanda 2

      Based on the critical, find the max frequency of operation (based on the combi, flop delays, flop setup and clock skew).
      Rispondi alla domanda

      Domanda 3

      Detect that N numbers have arrived based on a control signal. Flag the average of all the N numbers once the N-numbers have arrived.
      Rispondi alla domanda

      Domanda 4

      Async FIFO sizing. Thru put of putting every clock cycle. Both read and write clocks are same speed
      Rispondi alla domanda
      34

      Altre recensioni di colloqui per ASIC Design Engineer presso Google

      Colloquio per ASIC Design Engineer

      9 mag 2018
      Candidato anonimo a colloquio
      Nessuna offerta
      Esperienza positiva
      Colloquio nella media

      Candidatura

      Ho presentato la mia candidatura online. La procedura ha richiesto 7 settimane. Ho sostenuto un colloquio presso Google

      Colloquio

      Very Methodical and recruiters were very helpful all along. Interviewers were looking for good overall understanding versus just high level. Hardcore technical interview and no behavioral questions were asked.

      Domande di colloquio [1]

      Domanda 1

      FSM Design
      Rispondi alla domanda
      13

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